最近在干毕业论文,题目是关于基于 FPGA 的混合预编码波束成形算法的高效架构设计,目前在将 MATLAB 浮点模型转化为 RTL 定点代码的过程中,遇到了两个严重影响实验数据的问题:
量化误差(Quantization Error)导致性能跌落:为了降低资源占用,我将权重(Weights)和输入信号量化到了 12bit。但在链路仿真时发现,相比浮点模型,系统的 EVM(误差矢量幅度) 恶化了近 5dB。如果增加到 16bit,FPGA 的 DSP 单元(DSP48E)消耗量会瞬间翻倍,逻辑资源已经见底了。
林昱辰 已回答的问题